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我們知道，SiC MOSFET現(xiàn)階段最“頭疼”的問題就是柵氧可靠性引發(fā)的導(dǎo)通電阻和閾值電壓等問題，最近，日本東北大學(xué)提出了一項新的外延生長技術(shù)，據(jù)說可以將柵氧界面的缺陷降低99.5%，溝道電阻可以降低85.71%，整體SiC MOSFET損耗可以降低30%。

9月28日，東北大學(xué)和CUSIC在“ICSCRM2023”會議上宣布，他們針對SiC MOSFET開發(fā)一種“同步橫向外延生長法（SLE法）”，目的是通過在4C-SiC外延層上再生長3C-SiC層，來解決高溫柵氧導(dǎo)致的可靠性問題。

為什么需要怎么做？傳統(tǒng)4C-SiC柵氧層制備最大的問題是溫度太高（約1300℃），這會導(dǎo)致SiO2/SiC界面出現(xiàn)碳?xì)埩?/span>，導(dǎo)致溝道遷移率低，以及可靠性和閾值電壓等缺陷。

如果通過3C-SiC來制備柵氧層，工藝問題可以低于900℃，可以完美解決這個問題。根據(jù)“行家說三代半”之前的報道，3C-SiC MOSFET的n溝道遷移率范圍為100-370 cm2/V·s。而4H-SiC MOSFET通常為20-40cm2/V·s，溝槽器件為6-90 cm2/V·s，京都大學(xué)的技術(shù)可以做到131 cm2/V·s，但也比3C-SiC MOSFET低3倍左右。

東北大學(xué)根據(jù)這思路制備了一種CHESS-MOSFET，即在4C-SiC疊加3C-SiC層，如下圖：

采用4H-SiC外延層的MOSFET（左），CHESS-MOS（右）

該研究團(tuán)隊表示，CUSIC 設(shè)計的“CHESS-MOS”能夠同時降低功率損耗并確保長期可靠性。該器件的特點是采用了混合外延層，既利用了3C-SiC的高遷移率，也利用了4H-SiC層的高耐壓。

然而，要實現(xiàn)這一目標(biāo)需要開發(fā)新的外延和晶體生長技術(shù)，以無縫堆疊兩種不同晶格SiC層。因此，該研究團(tuán)隊開發(fā)了SLE方法。

簡單來說，SLE方法是在4H-SiC的延伸基面上生長3C-SiC層，3C-SiC也沿著4H-SiC基面延伸，這樣使得3C-SiC層與4H-SiC層之間的界面非常平坦，沒有原子偏差。

掃描非線性介電常數(shù)顯微鏡測量結(jié)果顯示，3C-SiC表面的缺陷密度僅為4H-SiC的1/200，表明SLE方法可以大幅降低界面缺陷密度，預(yù)測CHESS-MOS可將損耗降低30%以上。而且，由于基于3C-SiC的CHESS-MOS還可以極大地降低絕緣膜漏電流密度，消除絕緣膜在短時間內(nèi)劣化的風(fēng)險，提高器件的長期可靠性。

在實驗中，該團(tuán)隊還發(fā)現(xiàn)，使用SLE法可以形成3C-SiC/4H-SiC/3C-SiC/4H-SiC等雙量子阱結(jié)構(gòu)的現(xiàn)象，那么通過有意地形成這種堆疊結(jié)構(gòu)，可以制造高頻器件，而在以前，SiC半導(dǎo)體器件被認(rèn)為難以實現(xiàn)。

此外，該團(tuán)隊還有另一個新發(fā)現(xiàn)，他們通過使用SLE方法在半絕緣4H-SiC襯底上生長3C-SiC層，可避免由于與襯底電容耦合而導(dǎo)致的高頻信號衰減問題，這將有望為高頻集成電路的大規(guī)模生產(chǎn)鋪平道路。

最為重要的是，SLE方法能夠直接在SiC外延層表面的一部分引入不同的晶體結(jié)構(gòu)，而無需大幅改變現(xiàn)有的SiC MOSFET器件形狀或制造工藝，預(yù)計該技術(shù)很快可以導(dǎo)入器件生產(chǎn)線。